Стремительное развитие средств электронной вычислительный техники, средств связи и управления, а также другого электронного оборудования породило небывалый научно-технический прогресс во всех сферах человеческой деятельности. Это развитие прежде всего базируется на новейших достижениях микроэлектроники по созданию современной элементной базы микропроцессоров и микросхем с большой и сверхбольшой степенью интеграции (БИС и СБИС). В условиях постоянного усложнения разрабатываемых средств электронной техники, как функционального, так и структурного (уже сегодня на подложке микропроцессора может быть расположено несколько миллионов транзисторов), в условиях необходимости бьютрого продвижения уже разработанных устройств на рынок (быстрое моральное устаревание средств вычислительной техники) проблема надежного тестирования современных микропроцессоров (МП) и микропроцессорных систем (МПС) становится все более акгуальной. При этом очевидно, что качество и оперативность проектирования, эффективность и надежность функционирования микропроцессоров и микропроцессорных систем существенно зависят от качества и достоверности результатов решения задач их тестового диагностирования [1 -12 .Уже сейчас, при проектировании систем с высокой степенью интеграции компонентов, затраты на создание адекватных тестовых программ могут превышать совокупные расходы на проектирование и изготовление компонентов. Известны примеры (Pentium, i860), когда недостаточно качественное тестирование приводило к выбраковке больших партий серийно выпускаемых изделий [13-23]. Причиной этому является несовершенство методов и средств анализа, применяемых для диагностики и построения тестов.Развитие прогрессивных технологий в микроэлею-ронике, переход на новую элементную базу и применение новых архитектурных и организационных решений при проектировании изделий вычислительной техники сделали мало эффективными средства диагностирования, ориентированные на структурный уровень представления цифровых устройств и потребовали развития теории технической диагностики, разработки новых методов и средств [24-39'.К настоящему времени при тестировании микропроцессоров общепризнанным является функциональный подход, ориентированный на проверку функций, а не структур [24-40]. Это вызвано возрастанием сложности структурной схемы. Таким образом весьма важным представляется поиск новых формальных подходов, методов анализа и построения тестов, основанных на функциональной завершенности и программной управляемости объектов диагностирования.Таким образом применение функционального подхода к тестированию МП и других ПУУ является в настоящее время естественным и практически единственно возможным способом проверки работоспособности этих устройств.Методы анализа и построения тестов БИС и микропроцессоров на основе функциональных и структурно-функциональных подходов являются мало изученными, но вместе с тем их исследование и разработка представляются объективно неизбежными, так как диктуются стремительным усложнением структур современных микропроцессоров и микропроцессорных систем.Цель и основные задачи работы. Целями диссертационной работы являются исследование методов тестирования памяти микропроцессорных систем и разработка алгоритмов тестирования, позволяющих обнаружить кратные неисправности памяти всех типов (согласно введенным моделям неисправностей) в любых их сочетаниях. даже при одновременном присутствии в памяти неисправностей всех типов.Для достижения указанных целей были поставлены и решены следующие задачи: - Выполнено исследование существующих методов тестирования памяти; - Обосновано применение маршевого метода тестирования; - Определена модель неисправностей для одноразрядной памяти; - Синтезирован тест для одноразрядной памяти и доказана его полнота; - Построена модель неисправностей для многоразрядной памяти; - Синтезирован тест для многоразрядной памяти и доказана его полнота для созданной модели неисправностей; - Разработаны практические рекомендации по реализации созданного алгоритма тестирования с учетом иерархической структуры памяти Методы исследований базируются на основных положениях технической диагностики, математической логики, теории множеств, теории автоматов, а также на специальных работах по архитектуре микропроцессорных систем.Научная новизна работы заключается в разработке и доказательстве обнаруживающей способности маршевых алгоритмов тестирования памяти, позволяющих обнаружить, в отличие от ранее существующих алгоритмов, кратные неисправности памяти всех типов в любых их сочетаниях.Разработанные алгоритмы отличаются также тем, что обладают малой ресурсоемкостью. В работе были получены следующие основные научные результаты: - разработана модель неисправностей для одноразрядной памяти, отличающаяся от традиционных наличием различных дешифраторов для чтения и для записи, что также позволяет обнаружить неисправности при наличии всего одного дешифратора для чтения и для записи; - разработана модель неисправностей для многоразрядной памяти, отличающаяся от традиционных наличием различных дешифраторов для чтения и для записи, а также характеризущаяся присутствием в ней различных динамических неисправностей сцепления внутри ячеек памяти; - впервые синтезированы маршеве тесты для одноразрядной и многоразрядной памяти, которые позволяют обнаружить любую совокупность кратных неисправностей, и доказана их полнота в соответствии с введенными моделями неисправностей; - разработаны оригинальные рекомендации по реализации теста с учетом иерархической структуры памяти Практическая ценность работы. В работе решена актуальная научно-техническая задача, имеющая существенное значение для развития теории и практики технической диагностики и создания новых средств тестирования памяти микропроцессорных систем. Все исследования выполнялись с учетом последующей практической реализации разработок Результаты исследований позволяют создавать эффективные программные и аппаратные средства тестирования памяти микропроцессорных систем разнообразного применения и назначения.Достоверность научных положений, выводов и практических рекомендаций подтверждена корректным обоснованием предложенных моделей функциональных неисправностей памяти микропроцессорных систем и доказательностью синтезированных тестовых процедур.Реализация результатов работы. Разработанный метод программно реализован. Процесс тестирования занимает всего несколько секунд, даже для очень емких микросхем памяти. Материалы диссертационной работы используются в учебном процессе на кафедре электронной и компьютерной техники в Дальневосточном Государственном Техническом Университете, обеспечивая дисциплины: Автоматизация инженерного труда; Основы технической диагностики; Средства технического обследования вычислительной техники.Апробация работы.Научные и практические результаты работы докладывались и обсуждались на следующих конференциях и семинарах: 1) Third International Students' Congress of the Asia-Pacific Region Countries "Young people & Scientific technical progress", 26-29 October 1999 2) Научно-технические конференции преподавателей и сотрудников ДВГТУ, Владивосток, (1998-2002) 3) Международная конференция «Автоматизация проектирования дискретных систем» CAD - DD' 2001 г. Минск, ноябрь 2001 4) Региональная научная конференция студентов, аспирантов, молодых ученых, г.Новосибирск, декабрь 2001г.5) Международная конференция «Компьютерные науки и информационные технологии», г.Саратов, апрель 2002г.6) Всероссийская конференция с международным участием «Новые информационные технологии в исследовании сложных структур», г.Томск, сентябрь 2002.
Список литературы:
1. В.П. Чипулис, Г. Шаршунов, Анализ и построение тестовцифровых программно-управляемых устройств, Москва, Энергоатомиздат, 1992.
2. Cheng, -Т. Huang. J.-R. Huang, C.-W. Wu, C. -J . Wey, andM.-C. Tsai, 'DRAINS: A BIST compiler for embedded memories", in Proc. IEEE Int. Symp. Defect and Fault Tolerance in VLSI Systems (DFT), Yamanashi, Oct. 2000, pp. 299-307.
3. K.-L. Cheng, C.-M. Hsueh, J.-R. Huang, J . -C. Yeh, C.-T. Huang,and C.-W. Wu, ''Automatic Generation of Memory Built-in SelfTest Cores for System-on-Chip" in Proc. Tenth IEEE Asian Test Symp. (ATS), Kyoto, Japan, Nov. 2001, pp. 91-96.
4. C.-W. Wang, C.-F. Wu, J.-F. Li, C.-W. Wu, T. Teng, K. Chiu, andH.-P. Lin, " A built-in self-test and self-diagnosis scheme for embedded SRAM" , J . Electronic Testing: Theory and Application, 2001
5. C.-H. Tsai and C.-W. Wu, ''Processor-programmable memoryBIST for bus-connected embedded memories", in Proc. Asia and South Pacific Design Automation Conf. (ASP-DAC), Yokohama, Jan. 2001, pp. 325-330.
6. ABADIR, M. S., AND REGHATI, H. K. 1983. LSI testingtechniques. IEEE Micro. 3,1 (Feb.), 34- 51.
7. AKERS , S. B. 1980. Test generation techniques. IEEE Computer13, 3 (Mar.), 9-16.
8. HOYT, P. M. 1977. The Navy Fortran validation system. InProceedings of AF iPS National Computer Conference (Dallas, Тех., June 13-16), vol. 46. AFIPS Press, Reston, Va., pp. 529537.
9. INTEL 1975. Memory Destgn Handbook. Intel Corp., Santa Clara,Calif.
10. KLAYTON, A. R. 1971. Fault analysis for computer memorysystems and combinational logic networks. Ph.D. dissertation, 1.high Univ.
11. MUEHLDORF, E. I., AND 8AVKAR, A. D. 1981. LSI logic testingAn overview. IEEE Trans. Comput 3, 1 (Jan.), 1-17.
12. R. W. Hamming, "Coding and Information Theory", II Edition,Englewood Cliffs, NJ: Prentice-Hall 1986. 13. van de Goor, A. J . and Verhallen, Th. J . W. (1992). Functional Testing of Current Microprocessors (applied to the Intel i860 TM),
14. C.-F. Wu, C.-T. Huang, K.-L. Cheng, and C.-W. Wu, "Simulationbased test algorithm generation for random access memories", in Proc. IEEE VLSI Test Symp. (VTS), Montreal, Apr. 2000, pp.291296.
15. K.-L. Cheng, J. -C. Yeh, C.-W. Wang, C.-T. Huang, and C.-W. Wu,' 'RAMSES-FT : A fault simulator for flash memory testing and diagnostics", in Proc. IEEE VLSI Test Symp. (VTS), Monterey, California, Apr. 2002, pp. 281-286.
16. BARRACLAUGH, W., CHIANG, A. C. L., AND SOHL, W. 1976.Techniques for testing the microcomputer family. Proc. IEEE 64, 6 (June), 943-950.
17. BREUER, М. А., AND FRIEDMAN, А. D. 1976. Diagnosts andRehable Design of Digital Systems. Computer Science Press, Potomac, Md.
18. NAIR, R. 1979. Comments on anfoptimal algorithm for testingstuck-at faults in random access mere- Dries. IEEE Trans. Comput. C-28, 3 (Mar.), 258- 261.
19. N. T. Jarwala , D. K. Pradhan, 1988, TRAM: a designmethodology for high-performance, easily testable, multimegabit RAM's IEEE Trans. Comput.October Volume 37 Issue 10
20. Mazumder, P. and K. Chakraborty, Testing and Design of HighDensity Random Access Memories. Kluwer Academic Publishers, Boston, 1996 IEEE International Workshop on Memory Technology, Design, and Testing, San Jose, pp. 33-40, 1997
21. B. Koenemann, J . Mucha and G. Zwiehoff, "Built-in Test forComplex Digital Integrated Circuits", IEEE Journal Solid-State Circuits, Vol. SC-15, No. 3, 1980, pp. 315-319
22. M. Sachdev, "Test and Testability Techniques for Open Defects inRAM Address Decoders", Proc. IEEE ED&TC '96, 1996, pp. 428434
23. J . Otterstedt, К. Gaedtke. К. Herrmann, M. Kuboschek, H.-U.Schr?der and A. Werner, "A 16 cm Monolithic Multiprocessor 2 System Integrating 9 Video Signal Processing Elements". Proc. 1.t. Solid-state Circuits Conference '96, 1996, pp. 308-309
24. Ю. B. Малышенко, В.П. Чипулис, Г. Шаршунов,Автоматизация диагностирования электронных устройств, Москва, Энергоатомиздат, 1986.
25. J.-F. Li, R.-S. Tzeng, and C.-W. Wu, 'Testing and diagnosingembedded content addressable memories", in Proc. IEEE VLSI Test Symp. (VTS), Monterey, California, Apr. 2002, pp. 389-394.
26. B Functional Testing of Semiconductor Random Access MemoriesMagdy S. Abadir , Hassan K. Reghbati A C M Computing Surveys (CSUR) September 1983 Volume 15 Issue 3
27. J . van de Goor , C. A. Verruijt, An overview of deterministicfunctional RAM chip testing, A C M Computing Surveys (CSUR), v.22n.1,p.5-33, March 1990
28. BREUER, M. A , AND FRIEDMAN, A. D. 1980. Functional levelprimitives in test generation. IEEE Trans. Comput. C-29, 3 (Mar.), 223-235.
29. KNAIZUK, J . , Jr., AND HARTMANN, C R. P. 1977a. An algorithmfor testing random access memories. IEEE Trans. Comput C-26, 4 (Apr.), 414-416. SO.RAvl, C. V. 1969. Fault location in memory systems by program.
30. D. Niggemeyer, M. Redeker, E. M. Rudnick, "Diagnostic Testingof Embedded Memories based on Output Tracing", IEEE 1.ternational Workshop Memory Technology, pp. 113-118, 2000
31. J.A. Brzozowski, Н. Jurgensen "A Model for Sequential MachineTesting and Diagnosis" J . Electronic Testing: Theory and Application, Vol. 3, No. 3, pp. 219-234, August 1992
32. G.Carpaneto, E. DellAmico, I. Toth, "A Branch-and-BoundAlgorithm for large scale Asymmetric Traveling Salesman Problems", Technical Report, Modena University 1990, A C M Collected Algorithms no. 750, 1994
33. B.F. Cockburn, "Deterministic Tests for Detecting SingleVcoupling Faults in RAMs", Journal of Electronic Testing: Theory and Applications (JETTA), Kluwer, Vol. 5, 1994, pp. 91-133
34. R. David, A. Fuentes and B. Courtois, "Random Pattern TestingVersus Deterministic Testing of RAM's", IEEE Trans. Сотр., Vol. 38, No. 5,1989, pp. 637-650
35. A. Krasniewski and K. Gaj, "Is There Any Future for DeterministicSelf-Test of Embedded RAM's ?", European Test Conference '93, 1993, pp. 159-168
36. R. Dekker, F. Beenker and L. Thijssen, "Fault Modeling andAlgorithm Development for Static Random Access Memories", Proc. IEEE Int. Test Conf. '88, 1988, pp. 343-352
37. P. Nordholz, J . Otterstedt and D. Niggemeyer, "A Defect-TolerantWord-Oriented Static RAM with Built-in Self-Test and SelfReconfiguration", Proc. Int. Conf. ISIS '96, 1996, pp. 124-132
38. Bellon, C , Velazco, R. and Ziade, H. (1988). Analysis ofExperimental Results on Functional Testing and Diagnosis of Complex Circuits, In Proc. IEEE Int. Test Conference, pp. 64-72.
39. Каган Б.М. Мкртумян И.Б. Основы эксплуатации ЭВМ. М.:Энергоатомиздат, 1983.
40. Hayes J.R. Testing IVIemories for Single-Cell Pattern-SensitiveFaults// IEEE Trans, on Comput., 1980. Vol. C-29. N 3. P.249-254.
41. Suk D.S., Reddy S.M. Test Procedures for a Class of PatternSensitive Faults in Semiconductor Random-Access Memories //
42. EE Trans, on Comput., 1980. Vol. C-29. N 6. P.419-429.
43. Saluja K.K., Kinosita 1.0. Test Pattern Generation for API Faults inRAM// IEEE Trans, on Comput., 1985. Vol. C-34. N 3. P.284-287.
44. J . P. Hayes, Detection of Pattern-sensitive faults in randomaccess memories, IEEE Transactions on Computers, Vol. C-34, №3, Feb. 1975, pp 150-157.
45. V. P. Srini, API Tests for RAM chips, Computer, vol. 10, pp. 32-35,July 1977.
46. S.M. Thatte, Fault diagnosis of semiconductor random accessmemories, Coordinated Sci. Lab., Rep. R-769, May 1977.
47. S.M. Thatte and J.A. Abraham, Testing of semiconductor randomaccess memories, in Proc. 7* Annu. Int. Conf. Fault-Tolerant Computing. IEEE Comp. S o c , June 1977, pp. 81-87.
48. R. Nair, S.M. Thatte and J.A. Abraham, Efficient algorithms fortesting of semiconductor random access memories, IEEE Trans. Comput., vol. C-26, pp. 572-576, June 1978.
49. J . Cocking, RAM Test Patterns and test strategy, in Dig. Papers,1975 Symp. Semiconductor Memory Testing, IEEE Comput. S o c , Oct. 1975, pp. 1-8.
50. D. S. Suk, Functional and pattern-sensitive fault testingalgorithms for the semiconductor random access memories. Ph. D. Dissertation , Elec. Eng., University of Iowa, Iowa City, lA, July 1978.
51. K.-L. Cheng, M.-F. Tsai, and C.-W. Wu, "Efficient NeighborhoodPattern-Sensitive Fault Test Algorithms for Semiconductor Memories", in Proc. IEEE VLSI Test Symp. (VTS), Los Angeles, Apr. 2001, pp. 225-230.
52. K.-L. Cheng and C.-W. Wu, "Neighborhood pattern-sensitive faulttesting for semiconductor memories", in Proc. 11th VLSI Design/CAD Symp., Pingtung, Aug. 2000, pp. 401-404.
53. SOHL, W. E. 1977. Selecting test patterns for 4K RAMs. IEEETrans Manuf. Technol MFT-6, 1, 51-60.
54. SUK, D. S., AND REDDY, S. M. 1980. Test procedures for a classof pattern-sensitive faults m semiconductor random-access memories, IEEE Trans. Comput C-29, 6 (June), 419-429.
55. Sharad C. Seth and K. Narayanaswamy A Graph Model forPattern-Sensitive Faults in RAM's // IEEE Trans, on Comput., 1981. Vol. C-30. N 12. P.973-977.
56. Suk D.S., Reddy S.M. A MarchTest for Functional Faults inSemiconductor Random-Access Memories // IEEE Trans, on Comput., 1981. Vol. C-30. N 12. P.982-985.
57. Papachristou C.A., Narendar B.S. An Improved Method forDetecting Functional Faults in Semiconductor Random-Access Memories // IEEE Trans, on Comput., 1985. Vol. C-34. N 2. P.110116.
58. Van de Goor, A .J . (1991). Testing Semiconductor Memories.Theory and Practice, John Wiley & Sons; Chichester, U.K.
59. N. B. Shangal, An improved algorithm for detecting functionalfaults in semiconductor random access memories, M.S. Thesis Dep. Elec. Comput. Eng., Univ. Cincinnati, 1982.
60. M.S. Abadir and H.K. Reghbati, Functional testing ofsemiconductor random access memories, A C M Comput Surveys, Vol. 15, №3, pp. 174-198, Sept. 1983.
61. Dekker, R. (1990). A Realistic Fault Model and Test Algorithms forStatic Random Access Memories, IEEE Trans. On Сотр. C-9 (6), pp. 567-572.
62. Tlili, I. B. S. and van de Goor, A .J . (1997), Tests for word-orientedmemoryes, Tech. Rep. №1-68340-44(1997)08, Delft University Technology, Department of Electrical Engineering, Delft, the Netherlands.
63. C.-F. Wu, C.-T. Huang, C.-W. Wang, K.-L. Cheng, and C.-W. Wu,"Error catch and analysis for semiconductor memories using March tests", in Proc. IEEE Int. Conf. Computer-Aided Design (ICCAD), San Jose, Nov. 2000, pp. 468-471.
64. J.-F. Li, K.-L Cheng, C.-T. Huang, and C.-W. Wu, "March-BasedRAM Diagnosis Algorithms for Stuck-At and Coupling Faults", in Proc. International Test Conferenc (ITC), Baltmore, Oct. 2001, pp. 758-767.
65. K.-J. Lin and C.-W. Wu, "Testing content-addressable memoriesusing functional fault models and March-like algorithms", IEEE Transactions on Computer-Aided Design of Integrated Circuits, vol. 19, no. 5, pp. 577-588, May 2000.
66. Sullivan, Dan. "Improving RAM Diagnostics." Embedded SystemsProgramming. December 1992. Zeldman, Bob. "Testing Memory Quickly." Embedded Svstems Programming. August 1995: 68-75.
67. A. J . van de Goor, "Using March Tests to Test SRAMs", IEEEDesign & Test of Computers, Volume: 10 Issue: 1, March 1993 pp: 8 -14
68. Alexey S. Novikov, Sergey G. Sharshunov ,Functional testing ofmemory// Third International Students' Congress of the AsiaPacific Region Countries "Young people & Scientific technical progress" (part 1), 26-29 October 1999, p 44-45
69. А.С. Новиков, Е.А. Верещагина, Программа для тестированиякэш-памяти процессора i486// Научная конференция «Вологдинские чтения», ДВГТУ, тез. докл. с 141, Владивосток, 1998
70. А.С. Новиков, Г. Шаршунов, Разработка алгоритмовфункционального тестирования запоминающих устро1?1Ств ЭВМ// Научная конференция «Вологдинские чтения», ДВГТУ, тез. докл. с. 78, Владивосток, 2001
71. А.С. Новиков, Г. Шаршунов, Алгоритм тестированияпамяти// Международная конференция «Автоматизация проектирования дискретных систем» CAD - DD' 2001 г. Минск, ноябрь 2001, материалы конференции, с. 69-72
72. А.С. Новиков, Г. Шаршунов.Функциональное тестированиепамяти// Региональная научная конференция студентов, аспирантов, молодых ученых, г.Новосибирск, декабрь 2001г., тез. докл. с. 22-25
73. А.С. Новиков, Г. Шаршунов, Функциональное тестированиеОЗУ // Международная конференция «Компьютерные науки и информационные технологии», тез. докл. с. 48, г.Саратов, апрель 2002г.
74. МИКИТЮК В.Г. Методы и алгоритмы встроенного тестированияОЗУ, автореферат диссертации на соискание ученой степени K.T.H., Минск,1996.
75. C.-F. Wu, -Т. Huang, and C.-W. Wu, " R A M S E S : a fast memoryfault simulator", in Proc. IEEE Int. Symp. Defect and Fault Tolerance in VLSI Systems (DFT), Albuquerque, Nov. 1999, pp. 165-173.
76. C.-F. Wu, C.-T. Huang, K.-L. Cheng and Cheng-Wen Wu, "Faultsimulation and test algorithm generation for random access memories", IEEE Trans. Computer-Aided Design of Integrated Circuits and Systems, Vol. 21, No. 4, pp. 480-490, Apr. 2002.
77. C.-T. Huang. J.-R. Huang, C.-F. Wu, C.-W. Wu, and T.-Y. Chang," A programmable BIST core for embedded DRAM", IEEE Design & Test of Computers, vol. 16, no. 1. pp. 59-70, Jan.-Mar. 1999.
78. KNAIZUK, J . , Jr., AND HARTMANN, C. R. P. 1977b. An optimalalgorithm for testing stuck-at faults in random access memories.
79. EE Trans. Cornput. C-26, 11 (Nov.), 1141-1144.
80. NAIR, R., THATTE, 8. M., AND ABRAHAM, J . A. 1978. Efficientalgorithms for testing semiconductor random-access memories.
81. EE Trans Comput. C-27, 6 (June), 572-576.
82. Parallel testing of parametric faults in a DRAM Pinaki Mazumder,Janak H. Patel Proceedings of the fifth MIT conference on Advanced research in VLSI January 1988
84. A. J . van de Goor, B. Smit, "Generating March TestsAutomatically"JEEE International Test Conference, pp. 870-877, 1994
85. A. J . van de Goor, B. Smit, "Automatic the Verification of MarchTests",IEEE VLSI Test Symposium, pp. 312- 318,1994
86. A. J . van de Goor, B. Smit, "The Automatic Generation of MarchTests", IEEE International Workshop Memory Technology, pp. 8691, 1994
87. K. Zarrineh, S. J . Upadhyaya, S. Chakravarty, "A New FrameworkJor-Generating Optimal March Tests for Memory Arrays", IEEE 1.ternational Test Conference, pp. 73-82, 1998
88. J.A. Brzozowski, B.F. Cockburn "Detection of Coupling Faults inRAMs" J . Electronic Testing: Theory and Application, Vol. 1, No. 2, pp. 151-162, May 1990.
89. A. Борзенко IBM PC: устройство, ремонт, модернизация. М.:Компьютер Пресс, 1996.
90. Михульчук Р., Рыжиков Микропроцессоры 80x86, Pentium.Архитектура, функционирование, программирование, синтез кода. Минск: Битрикс, 1994.
91. C.-F. Wu, -Т. Huang. K.-L. Cheng. C.-W. Wang, and C.-W. Wu."Simulation-Based Test Algorithm Generation and Port Scheduling for Multi-Port Memories", in Proc. IEEE/ACM Design Automation Conf. (DAC). Las Vegas, Jun. 2001.
92. K. Паппас, У. Марри Микропроцессор 80386 . М. : Радио исвязь, 1993.
93. A.V. Aho, R. Sethi, J . D. Ullman. "Compilers: Principles,Techniques and Tools". Addison-Wesley. 1986.
94. DEMILLO. R. A . LIPTON, R. J . . AND SAYWARD. F. G. 1978.Hints on test data selection: Help for the practicing programmer.
